本发明提供了一种移位寄存器和显示器,用以解决现有移位寄存器只能实现正向扫描驱动、不能实现双向扫描驱动的问题。该移位寄存器包括:第一薄膜晶体管、第二薄膜晶体管、复位单元和上拉单元。上述移位寄存器和显示器可以实现双向扫描驱动。
1.一种移位寄存器,包括多级移位寄存器单元,其特征在于,所述多级移位寄存器单元中的每级移位寄存器单元包括:第一薄膜晶体管,用于在驱动输入信号和扫描方向选择信号的控制下对上拉结点进行充电或放电,其中,在正向扫描驱动时,所述第一薄膜晶体管作为该级移位寄存器单元的启动开关,对上拉结点进行充电,在反向扫描驱动时,所述第一薄膜晶体管作为该级移位寄存器单元的复位开关,对所述上拉结点进行放电;第二薄膜晶体管,用于在第一复位信号和所述扫描方向选择信号的控制下对所述上拉结点进行放电或充电,其中,在正向扫描驱动时,所述第二薄膜晶体管作为该级移位寄存器单元的复位开关,对所述上拉结点进行放电,在反向扫描驱动时,所述第二薄膜晶体管作为该级移位寄存器单元的启动开关,对所述上拉结点进行充电;复位单元,用于对所述上拉结点和输出端进行复位;上拉单元,用于在输出阶段将所述输出端的电位拉高;所述第一薄膜晶体管的栅极连接输入端、源极连接上拉结点、漏极连接第一扫描方向选择信号输入端;所述第二薄膜晶体管的栅极连接第一复位信号输入端、源极连接所述上拉结点、漏极连接所述第一扫描方向选择信号输入端。
2.如权利要求1所述的移位寄存器,其特征在于,所述上拉单元包括:第三薄膜晶体管,其栅极连接存储电容的第一端、源极连接输出端、漏极连接第一时钟信号输入端;存储电容,其第一端连接所述上拉结点、第二端连接所述输出端。
3.如权利要求1所述的移位寄存器,其特征在于,所述复位单元包括:第四薄膜晶体管,其栅极连接第二时钟信号输入端、源极连接低电平、漏极连接所述输出端;第五薄膜晶体管,其栅极连接下拉控制结点、源极连接下拉结点、漏极连接所述第二时钟信号输入端;第六薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉结点;第七薄膜晶体管,其栅极和漏极连接所述第二时钟信号输入端、源极连接所述下拉控制结点;第八薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉控制结点;第九薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述上拉结点;第十薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述输出端。
4.如权利要求3所述的移位寄存器,其特征在于,所述每级移位寄存器单元还包括:第一复位控制单元,用于保证所述复位单元对输出端的复位。
5.如权利要求4所述的移位寄存器,其特征在于,所述第一复位控制单元包括:第十一薄膜晶体管,其栅极连接第一复位信号输入端、源极连接低电平、漏极连接输出端;第十二薄膜晶体管,其栅极连接输入端、源极连接低电平、漏极连接输出端。
6.如权利要求1所述的移位寄存器,其特征在于,所述复位单元包括:第五薄膜晶体管,其栅极连接下拉控制结点、源极连接下拉结点、漏极连接第二时钟信号输入端;第六薄膜晶体管,其栅极连接所述上拉结点、源极连接低电平、漏极连接所述下拉结点;第七薄膜晶体管,其栅极和漏极连接所述第二时钟信号输入端、源极连接所述下拉控制结点;第八薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉控制结点;第九薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述上拉结点;第十薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述输出端;第十三薄膜晶体管,其栅极连接第二复位控制单元、源极连接低电平、漏极连接所述输出端;其中,所述第二复位控制单元,用于保证所述复位单元对输出端的复位。
7.如权利要求6所述的移位寄存器,其特征在于,所述第二复位控制单元包括:第十四薄膜晶体管,其栅极连接第一复位信号输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接第二扫描方向选择信号输入端;第十五薄膜晶体管,其栅极连接输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接第二扫描方向选择信号输入端;第十六薄膜晶体管,其栅极连接第一扫描方向选择信号输入端、源极连接低电平、漏极连接输出端。
8.如权利要求6所述的移位寄存器,其特征在于,所述第二复位控制单元包括:第十七薄膜晶体管,其栅极连接所述第一复位信号输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接第二扫描方向选择信号输入端;第十八薄膜晶体管,其栅极连接输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接所述第二扫描方向选择信号输入端;第十九薄膜晶体管,其栅极连接第二复位信号输入端、源极连接低电平、漏极连接所述第十三薄膜晶体管的栅极;第二十薄膜晶体管,其栅极连接第三复位信号输入端、源极连接低电平、漏极连接所述第十三薄膜晶体管的栅极。
9.一种显示器,其特征在于,包括如权利要求1-8中任一所述的移位寄存器。技术领域
本发明涉及显示技术领域,特别涉及一种移位寄存器和显示器。
背景技术
移位寄存器用于为栅线提供驱动信号,包含多级移位寄存器单元。图1A为现有技术中一种移位寄存器单元的结构示意图,图1B为图1A中移位寄存器单元的时序图。如图1A所示,该移位寄存器单元包括12个薄膜晶体管和1个存储电容,该移位寄存器单元使得移位寄存器只能实现正向扫描驱动,而不能实现双向扫描驱动。
发明内容
本发明实施例提供了一种移位寄存器和显示器,用以解决现有移位寄存器只能实现正向扫描驱动、不能实现双向扫描驱动的问题。本发明实施例提供了一种移位寄存器,包括多级移位寄存器单元,所述多级移位寄存器单元中的每级移位寄存器单元包括:第一薄膜晶体管,用于在驱动输入信号和扫描方向选择信号的控制下对所述上拉结点进行充电或放电,其中,在正向扫描驱动时,所述第一薄膜晶体管作为该级移位寄存器单元的启动开关,对所述上拉结点进行充电,在反向扫描驱动时,所述第一薄膜晶体管作为该级移位寄存器单元的复位开关,对所述上拉结点进行放电;第二薄膜晶体管,用于在第一复位信号和所述扫描方向选择信号的控制下对所述上拉结点进行放电或充电,其中,在正向扫描驱动时,所述第二薄膜晶体管作为该级移位寄存器单元的复位开关,对所述上拉结点进行放电,在反向扫描驱动时,所述第二薄膜晶体管作为该级移位寄存器单元的启动开关,对所述上拉结点进行充电;复位单元,用于对所述上拉结点和输出端进行复位;上拉单元,用于在输出阶段将所述输出端的电位拉高。其中,优选地,所述第一薄膜晶体管的栅极连接输入端、源极连接上拉结点、漏极连接第一扫描方向选择信号输入端;所述第二薄膜晶体管的栅极连接第一复位信号输入端、源极连接所述上拉结点、漏极连接所述第一扫描方向选择信号输入端。其中,优选地,所述上拉单元可包括:第三薄膜晶体管,其栅极连接存储电容的第一端、源极输出端、漏极连接第一时钟信号输入端;存储电容,其第一端连接所述上拉结点、第二端连接所述输出端。其中,优选地,所述复位单元可包括:第四薄膜晶体管,其栅极连接第二时钟信号输入端、源极连接低电平、漏极连接所述输出端;第五薄膜晶体管,其栅极连接下拉控制结点、源极连接下拉结点、漏极连接所述第二时钟信号输入端;第六薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉结点;第七薄膜晶体管,其栅极和漏极连接所述第二时钟信号输入端、源极连接所述下拉控制结点;第八薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉控制结点;第九薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述上拉结点;第十薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述输出端。其中,优选地,所述每级移位寄存器单元还可包括:第一复位控制单元,用于保证所述复位单元对输出端的复位。其中,优选地,所述第一复位控制单元可包括:第十一薄膜晶体管,其栅极连接第一复位信号输入端、源极连接低电平、漏极连接输出端;第十二薄膜晶体管,其栅极连接输入端、源极连接低电平、漏极连接输出端。其中,优选地,所述复位单元可包括:第五薄膜晶体管,其栅极连接下拉控制结点、源极连接下拉结点、漏极连接所述第二时钟信号输入端;第六薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉结点;第七薄膜晶体管,其栅极和漏极连接所述第二时钟信号输入端、源极连接所述下拉控制结点;第八薄膜晶体管,其栅极连接所述上拉结点、源极连接所述低电平、漏极连接所述下拉控制结点;第九薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述上拉结点;第十薄膜晶体管,其栅极连接所述下拉结点、源极连接所述低电平、漏极连接所述输出端;第十三薄膜晶体管,其栅极连接第二复位控制单元、源极连接低电平、漏极连接所述输出端;其中,所述第二复位控制单元,用于保证所述复位单元对输出端的复位。其中,优选地,所述第二复位控制单元可包括:第十四薄膜晶体管,其栅极连接第一复位信号输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接第二扫描方向选择信号输入端;第十五薄膜晶体管,其栅极连接输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接第二扫描方向选择信号输入端;第十六薄膜晶体管,其栅极连接第一扫描方向选择信号输入端、源极连接低电平、漏极连接输出端。其中,优选地,所述第二复位控制单元可包括:第十七薄膜晶体管,其栅极连接所述第一复位信号输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接所述第二扫描方向选择信号输入端;第十八薄膜晶体管,其栅极连接输入端、源极连接所述第十三薄膜晶体管的栅极、漏极连接所述第二扫描方向选择信号输入端;第十九薄膜晶体管,其栅极连接第二复位信号输入端、源极连接低电平、漏极连接所述第十三薄膜晶体管的栅极;第二十薄膜晶体管,其栅极连接第三复位信号输入端、源极连接低电平、漏极连接所述第十三薄膜晶体管的栅极。本发明实施例提供一种显示器,包括所述的任一种移位寄存器。本发明实施例提供的上述移位寄存器和显示器可以实现双向扫描驱动。
附图说明
图1A为现有移位寄存器单元的结构示意图;图1B为图1A中移位寄存器单元的驱动时序图;图2A为本发明实施例中一种移位寄存器单元的结构示意图;图2B为本发明实施例中另一种移位寄存器单元的结构示意图;图3为本发明具体实施例一中移位寄存器单元的结构示意图;图4为具有图3中移位寄存器单元的移位寄存器的结构示意图;图5为图4中移位寄存器的正向扫描驱动时序图;图6为图4中移位寄存器的反向扫描驱动时序图;图7为本发明具体实施例二中移位寄存器单元的结构示意图;图8为具有图7中移位寄存器单元的、5个驱动信号的移位寄存器的结构示意图;图9为图8中移位寄存器的正向扫描驱动时序图;图10为图8中移位寄存器的反向扫描驱动时序图;图11为具有图7中移位寄存器单元的、6个驱动信号的移位寄存器的结构示意图;图12为图11中移位寄存器的正向扫描驱动时序图;图13为图11中移位寄存器的反向扫描驱动时序图;图14为本发明具体实施例三中移位寄存器单元的结构示意图;图15为具有图14中移位寄存器单元的、4个驱动信号的移位寄存器的结构示意图;图16为本发明具体实施例四中移位寄存器单元的结构示意图;图17为具有图16中移位寄存器单元的、4个驱动信号的移位寄存器的结构示意图。
具体实施方式
为使本发明实施例要解决的技术问题、技术方案和优点更加清楚,下面将结合附图及具体实施例进行详细描述。本发明实施例提供了一种移位寄存器,包括多级移位寄存器单元,如图2A所示,多级移位寄存器单元中的每级移位寄存器单元包括:第一薄膜晶体管T1,用于在驱动输入信号和扫描方向选择信号的控制下对上拉结点PU进行充电或放电,其中,在正向扫描驱动时,第一薄膜晶体管T1作为该级移位寄存器单元的启动开关,对上拉结点PU进行充电,在反向扫描驱动时,第一薄膜晶体管T1作为该级移位寄存器单元的复位开关,对上拉结点PU进行放电;第二薄膜晶体管T2,用于在第一复位信号和扫描方向选择信号的控制下对上拉结点PU进行放电或充电,其中,在正向扫描驱动时,第二薄膜晶体管T2作为该级移位寄存器单元的复位开关,对上拉结点PU进行放电,在反向扫描驱动时,第二薄膜晶体管T2作为该级移位寄存器单元的启动开关,对上拉结点PU进行充电;复位单元,用于对上拉结点PU和输出端OUT进行复位;上拉单元,用于在输出阶段将输出端OUT的电位拉高。其中,优选地,如图2A所示,第一薄膜晶体管T1的栅极可连接输入端INPUT、源极连接上拉结点PU、漏极连接第一扫描方向选择信号输入端CLK’;第二薄膜晶体管T2的栅极连接第一复位信号输入端RESET、源极连接上拉结点PU、漏极连接第一扫描方向选择信号输入端CLK’。如图2B所示,上述上拉单元可包括:第三薄膜晶体管T3,其栅极连接存储电容C1的第一端、源极输出端OUT、漏极连接第一时钟信号输入端CLK’;存储电容C1,其第一端连接上拉结点PU、第二端连接输出端OUT。本发明实施例提供的上述移位寄存器可以实现双向扫描驱动。下面以多个具体实施例说明上述移位寄存器的具体实施方式:实施例一优选地,如图3所示,上述复位单元具体可包括:第四薄膜晶体管T4,其栅极连接第二时钟信号输入端CLKB、源极连接低电平VSS、漏极连接输出端OUT;第五薄膜晶体管T5,其栅极连接下拉控制结点PD_CN、源极连接下拉结点PD、漏极连接第二时钟信号输入端CLKB;第六薄膜晶体管T6,其栅极连接上拉结点PU、源极连接低电平VSS、漏极连接下拉结点PD;第七薄膜晶体管T7,其栅极和漏极连接第二时钟信号输入端CLKB、源极连接下拉控制结点PD_CN;第八薄膜晶体管T8,其栅极连接上拉结点PU、源极连接低电平VSS、漏极连接下拉控制结点PD_CN;第九薄膜晶体管T9,其栅极连接下拉结点PD、源极连接低电平VSS、漏极连接上拉结点PU;第十薄膜晶体管T10,其栅极连接下拉结点PD、源极连接低电平VSS、漏极连接输出端OUT。此时,具有图3所示移位寄存器单元的移位寄存器的结构如图4所示,其正向扫描驱动时序如图5所示,反向扫描驱动时序如图6所示。如图4所示,该移位寄存器的主要特征是相邻移位寄存器单元的第一时钟信号输入端CLK和第二时钟信号输入端CLKB分别交替连接驱动信号CLK和CLKB;相邻四个移位寄存器单元的第一扫描方向选择信号输入端CLK’分别连接驱动信号clk3、clk4,其中相邻的两个连接同一个驱动信号,并且另外两个连接另一个驱动信号(如clk3、clk3、clk4、clk4,或clk4、clk4、clk3、clk3,或clk3、clk4、clk4、clk3,或clk4、clk3、clk3、clk4,驱动时序需与连接方式匹配);移位寄存器单元的输入端INPUT连接上一级移位寄存器单元的输出端OUT、第一复位信号输入端RESET连接下一级移位寄存器单元的输出端OUT,第一个移位寄存器单元的输入端INPUT及最后一个移位寄存器单元的第一复位信号输入端RESET连接帧起始信号STV(STV_F和STV_B可以是相同信号,也可以不是同一个信号);所有移位寄存器单元的输出端OUT都连接至相应的栅线;所有的VSS都连接至低电平信号VSS。连接移位寄存器单元的第一扫描方向选择信号输入端CLK’的驱动信号应满足三个要求:一是输入(INPUT)阶段为高电平,二是复位阶段为低电平,同时,还应满足在帧起始信号为高电平时,第一级移位寄存器单元和最后一级移位寄存器单元的第一扫描方向选择信号输入端CLK’连接的信号一个为高电平、一个为低电平。如图5所示,在正向扫描驱动时,对第一级移位寄存器单元:在INPUT阶段,即STV_F信号变为高电平时,其第一薄膜晶体管T1导通,此时,第一扫描方向选择信号输入端CLK’连接的clk3也为高电平,则PU节点充电。然后,在输出OUT阶段,第一时钟信号CLK变为高电平,则输出GL1也变为高电平;同时,GL1也作为第二级移位寄存器单元的栅极输入信号,则第二级移位寄存器单元的第一薄膜晶体管T1也导通,此时,第二级移位寄存器单元的第一扫描方向选择信号输入端CLK’连接的clk3仍为高电平,则第二级移位寄存器单元的上拉结点PU充电。在RESET阶段,也是第二级移位寄存器单元的输出阶段,GL2变为高电平,则第一级移位寄存器单元的Reset信号变为高电平,第二薄膜晶体管T2导通,而此时,第一级移位寄存器单元的第一扫描方向选择信号输入端CLK’连接的clk3变为低电平,则上拉结点PU被拉低,实现了上拉结点PU复位;第一时钟信号输入端CLK变为低电平,第二时钟信号输入端CLKB变为高电平,则第四薄膜晶体管T4导通,第七薄膜晶体管T7导通,第八薄膜晶体管T8、第六薄膜晶体管T6截止,则下拉控制结点PD_CN变为高电平,第五薄膜晶体管T5导通,下拉结点PD也变为高电平,则第十薄膜晶体管T10、第九薄膜晶体管T9也导通,输出OUT端被拉低至VSS,实现复位。其他移位寄存器单元于此类似,逐行实现扫描控制信号输出。在反向扫描驱动时,移位寄存器驱动信号CLK与CLKB时序互换,方向选择信号clk3与clk4互换,时序如图6所示。在反向扫描驱动时,对第n级移位寄存器单元:在INPUT阶段,即STV_B信号变为高电平时,其第二薄膜晶体管T2导通,此时,第一扫描方向选择信号输入端CLK’连接的clk4也为高电平,则上拉结点PU充电。然后,在输出OUT阶段,第二时钟信号CLKB变为高电平,则输出GLn也变为高电平;同时,GLn也作为第n-1级移位寄存器单元的输入信号,则第n-1级移位寄存器单元的第二薄膜晶体管T2也导通,此时,第n-1级移位寄存器单元的第一扫描方向选择信号输入端CLK’连接的clk4仍为高电平,则第n-1级移位寄存器单元的上拉结点PU充电。在RESET阶段,也是第n-1级移位寄存器单元的输出阶段,GL(n-1)变为高电平,则第n级移位寄存器单元的复位信号,即第一输入信号INPUT端变为高电平,其第一薄膜晶体管T1导通,而此时,第一扫描方向选择信号输入端CLK’连接的clk4变为低电平,则上拉结点PU被拉低,实现了上拉结点PU复位;第二时钟信号输入端CLKB变为低电平,第一时钟信号输入端CLK变为高电平,则第四薄膜晶体管T4导通,第七薄膜晶体管T7导通,第八薄膜晶体管T8、第六薄膜晶体管T6截止,则下拉控制结点PD_CN变为高电平,第五薄膜晶体管T5导通,下拉结点PD也变为高电平,则第十薄膜晶体管T10、第九薄膜晶体管T9也导通,输出被拉低至VSS,实现复位。其他移位寄存器单元与此类似,逐行实现扫描控制信号输出。如果STV_F与STV_B是同一信号,统称为STV。正向扫描驱动时,STV为高电平时,clk3为高电平,则第一级移位寄存器单元的第一薄膜晶体管T1导通,上拉结点PU充电;而此时,clk4为低电平,虽然最后一级移位寄存器单元的第一薄膜晶体管T1也导通,但上拉结点PU并没有充电,仍为低电平,并不会启动该单元。同样的,反向扫描驱动时,最后一级移位寄存器单元启动,而第一级移位寄存器单元则不启动。从而可以实现双向扫描驱动。需要说明的是,图4的移位寄存器单元连接周期是4,而n正好为4的整数倍的情况,如果不是,则应调整驱动时序、连接方式、或增加空的移位寄存器单元来满足扫描方向选择信号的三个要求。另外,图3所示移位寄存器单元可以两个重复结构及移位的驱动时钟信号实现8-clock驱动,可以有效降低栅极驱动器的功耗。扫描方向选择信号可以是两个、三个、四个或更多,驱动时序及连接方式进行相应的调整即可。实施例二上述每级移位寄存器单元还可以在图3所示结构的基础上,增加一个第一复位控制单元,用于保证图3所示复位单元对输出端的复位。具体地,如图7所示,该第一复位控制单元可以包括:第十一薄膜晶体管T11,其栅极连接第一复位信号输入端RESET、源极连接低电平VSS、漏极连接输出端OUT;第十二薄膜晶体管T12,其栅极连接输入端INPUT、源极连接低电平VSS、漏极连接输出端OUT。此时,具有图7所示移位寄存器单元的、5个驱动信号(5-clock)的移位寄存器的结构如图8所示;其正向扫描驱动时序如图9所示,反向扫描驱动时序如图10所示。具有图7所示移位寄存器单元的、6个驱动信号(6-clock)的移位寄存器的结构如图11所示;其正向扫描驱动时序如图12所示,反向扫描驱动时序如图13所示。由于第四薄膜晶体管T4受到的作用电压都较大,占空比约为50%,会引起较大的阈值电压偏移,不利于栅极驱动的稳定性;增加了第十一薄膜晶体管T11和第十二薄膜晶体管T12可以保证输出端复位的可靠性,进而增强栅极驱动的可靠性。具体地,正向扫描时,通过第十一薄膜晶体管T11给输出端OUT复位;反向扫描时,通过第十二薄膜晶体管T12给输出端OUT复位。实施例三优选地,复位单元还可以包括:第五薄膜晶体管T5,其栅极连接下拉控制结点PD_CN、源极连接下拉结点PD、漏极连接第二时钟信号输入端CLKB;第六薄膜晶体管T6,其栅极连接上拉结点PU、源极连接低电平VSS、漏极连接下拉结点PD;第七薄膜晶体管T7,其栅极和漏极连接第二时钟信号输入端CLKB、源极连接下拉控制结点PD_CN;第八薄膜晶体管T8,其栅极连接上拉结点PU、源极连接低电平VSS、漏极连接下拉控制结点PD_CN;第九薄膜晶体管T9,其栅极连接下拉结点PD、源极连接低电平VSS、漏极连接上拉结点PU;第十薄膜晶体管T10,其栅极连接下拉结点PD、源极连接低电平VSS、漏极连接输出端OUT;第十三薄膜晶体管T13,其栅极连接第二复位控制单元、源极连接低电平VSS、漏极连接输出端OUT;其中,第二复位控制单元,用于保证复位单元对输出端OUT的复位。具体地,如图14所示,上述第二复位控制单元包括:第十四薄膜晶体管T14,其栅极连接第一复位信号输入端RESET、源极连接第十三薄膜晶体管T13的栅极、漏极连接第二扫描方向选择信号输入端CLK’B;第十五薄膜晶体管T15,其栅极连接输入端INPUT、源极连接第十三薄膜晶体管T13的栅极、漏极连接第二扫描方向选择信号输入端CLK’B;第十六薄膜晶体管T16,其栅极连接第一扫描方向选择信号输入端CLK’、源极连接低电平VSS、漏极连接输出端OUT。此时,具有图14所示移位寄存器单元的、4个驱动信号(4-clock)的移位寄存器的结构如图15所示;其正向驱动时序与图5所示相同,反向驱动时序与图6所示相同。下面主要说明上述第二复位控制单元保证输出端OUT复位的工作过程:在正向扫描时:在输入INPUT阶段,第一扫描方向选择信号输入端CLK’、输入端INPUT为高电平,第二扫描方向选择信号输入端CLK’B、第一复位信号输入端Reset为低电平,则第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16导通,第十三薄膜晶体管T13的栅极被拉低,第十三薄膜晶体管T13截止;在输出OUT阶段,输入端INPUT、第一复位信号输入端Reset为低电平,(第一扫描方向选择信号输入端CLK’、第二扫描方向选择信号输入端CLK’B无论为高电平还是低电平都可以),则第十四薄膜晶体管T14、第十五薄膜晶体管T15截止(第十六薄膜晶体管T16无论导通或截止都可以),第十三薄膜晶体管T13的栅极保持低电平,即第十三薄膜晶体管T13保持截止;在复位RESET阶段,第二扫描方向选择信号输入端CLK’B、第一复位信号输入端Reset为高电平,第一扫描方向选择信号输入端CLK’、输入端INPUT为低电平,则第十四薄膜晶体管T14导通,第十五薄膜晶体管T15、第十六薄膜晶体管T16截止,第十三薄膜晶体管T13的栅极变为高电平,即第十三薄膜晶体管T13导通,对输出端OUT复位;在非工作阶段,输入端INPUT、第一复位信号输入端Reset一直保持为低电平,即第十四薄膜晶体管T14导通,第十五薄膜晶体管T15截止;第一扫描方向选择信号输入端CLK’变高时,第十六薄膜晶体管T16导通,第十三薄膜晶体管T13的栅极即被拉低,则第十三薄膜晶体管T13保持截止,从而减小第十三薄膜晶体管T13的偏置作用电压,有利于延长第十三薄膜晶体管T13的工作寿命,即移位寄存器的复位可靠性。反向扫描与正向扫描类似,主要是驱动信号需要改变。实施例四如图16所示,上述第二复位控制单元还可以包括:第十七薄膜晶体管T17,其栅极连接第一复位信号输入端RESET、源极连接第十三薄膜晶体管T13的栅极、漏极连接第二扫描方向选择信号输入端CLK’B;第十八薄膜晶体管T18,其栅极连接输入端INPUT、源极连接第十三薄膜晶体管T13的栅极、漏极连接第二扫描方向选择信号输入端CLK’B;第十九薄膜晶体管T19,其栅极连接第二复位信号输入端RESET2、源极连接低电平VSS、漏极连接第十三薄膜晶体管T13的栅极;第二十薄膜晶体管T20,其栅极连接第三复位信号输入端RESET3、源极连接低电平VSS、漏极连接第十三薄膜晶体管T13的栅极。此时,具有图16所示移位寄存器单元的、4个驱动信号(4-clock)的移位寄存器的结构如图17所示;其正向驱动时序与图5所示相同,反向驱动时序与图6所示相同。图16相对于图3所示的移位寄存器单元,其优点是稳定性较好;相对于图7所示的移位寄存器单元,其优点是减少了直接用于输出端OUT复位的薄膜晶体管,可以有效减小移位寄存器单元所需面积(由于直接用于输出端OUT复位的薄膜晶体管尺寸较大)。下面主要说明上述第二复位控制单元保证输出端OUT复位的工作过程:在正向扫描时:在输入前阶段,输入端INPUT、第一复位信号输入端Reset、第三复位信号输入端Reset3为低电平,第二复位信号输入端Reset2为高电平,则第十七薄膜晶体管T17、第十八薄膜晶体管T18、第二十薄膜晶体管T20截止,第十九薄膜晶体管T19导通,第十三薄膜晶体管T13栅极被拉低,第十三薄膜晶体管T13截止;在输入INPUT阶段,输入端INPUT为高电平,第二扫描方向选择信号输入端CLK’B、第一复位信号输入端Reset、第二复位信号输入端Reset2、第三复位信号输入端Reset3为低电平,则第十七薄膜晶体管T17、第十九薄膜晶体管T19、第二十薄膜晶体管T20截止,虽然第十八薄膜晶体管T18导通,但第十三薄膜晶体管T13的栅极仍保持为低,第十三薄膜晶体管T13截止;在输出OUT阶段,输入端INPUT、第一复位信号输入端Reset、第二复位信号输入端Reset2、第三复位信号输入端Reset3为低电平,(第二扫描方向选择信号输入端CLK’B无论为高电平还是低电平都可以),则第十七薄膜晶体管T17、第十八薄膜晶体管T18、第十九薄膜晶体管T19、第二十薄膜晶体管T20截止,第十三薄膜晶体管T13的栅极保持低电平,即第十三薄膜晶体管T13保持截止;在复位RESET阶段,第二扫描方向选择信号输入端CLK’B、第一复位信号输入端Reset为高电平,输入端INPUT、第二复位信号输入端Reset2、第三复位信号输入端Reset3为低电平,则第十七薄膜晶体管T17导通,第十八薄膜晶体管T18、第十九薄膜晶体管T19、第二十薄膜晶体管T20截止,第十三薄膜晶体管T13的栅极变为高电平,即第十三薄膜晶体管T13导通,对输出端OUT复位;在第十三薄膜晶体管T13的复位阶段,输入端INPUT、第一复位信号输入端Reset、第二复位信号输入端Reset2为低电平,第三复位信号输入端Reset3变为高电平,则第十七薄膜晶体管T17导通,第十八薄膜晶体管T18、第十九薄膜晶体管T19截止,第二十薄膜晶体管T20导通,第十三薄膜晶体管T13的栅极被拉低,第十三薄膜晶体管T13截止,完成对第十三薄膜晶体管T13的复位;在非工作阶段,输入端INPUT、第一复位信号输入端Reset、第二复位信号输入端Reset2、第三复位信号输入端Reset3一直保持为低电平,即第十七薄膜晶体管T17、第十八薄膜晶体管T18、第十九薄膜晶体管T19、第二十薄膜晶体管T20保持截止;则第十三薄膜晶体管T13的栅极电压保持低电平,从而减小第十三薄膜晶体管T13的偏置作用电压,有利于延长第十三薄膜晶体管T13的工作寿命,即移位寄存器的复位可靠性。在反向扫描与正向扫描类似,主要是驱动信号需要改变。最后对以上几个实施例进行综合说明:采用图3、图7(或接口相同的或类似的)移位寄存器单元的移位寄存器除了可以采用图4所示的结构,还可以采用如图8、图11所示的结构或其衍生的结构。图8相对于图4,增加了一个方向选择信号clk5,连接方式如图8所示。该结构的驱动时序如图9、图10所示。具体驱动过程与图3的类似。反向扫描驱动时,移位寄存器驱动信号CLK与CLKB时序互换,方向选择信号clk3与clk5互换,时序如图9、图10所示。其优点一是每个选择信号clkx连接的单元数减少(由原来的n/2,变为n/3),可以降低存储电容带来的功耗;另一个是可以减少移位寄存器单元不工作时扫描方向选择信号的占空比(由原来的50%,变为33%),可以有效减小意外打开的可能性,从而提高可靠性。图11相对于图4,增加了两个扫描方向选择信号clk5、clk6,连接方式如图11所示。该结构的驱动时序如图12、图13所示。具体驱动过程与图3的类似。反向扫描驱动时,移位寄存器驱动信号CLK与CLKB时序互换,方向选择信号clk3与clk6互换,clk4与clk5互换,时序如图12、图13所示。其优点一是每个扫描方向选择信号clkx连接的单元数减少(由原来的n/2,变为n/4),可以降低存储电容带来的功耗;另一个是可以减少移位寄存器单元不工作时方向选择信号的占空比(由原来的50%,变为25%),可以有效减小意外打开的可能性,从而提高可靠性。采用图14或接口相同的类似移位寄存器单元的移位寄存器,除了可以采用图15所示的结构,还可以采用类似图8、图11或其衍生结构的结构。采用图16或接口相同的类似移位寄存器单元的移位寄存器,除了可以采用图17所示的结构,还可以采用类似图8、图11或其衍生结构的结构,其优点是稳定性好。另外,本发明实施例还提供了一种显示器,包括本发明实施例提供的前述任意一种移位寄存器。以上所述是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明所述原理的前提下,还可以作出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。